Cyrille THOMAS

Collège Jean Joudiou  - Autre

Lycée Jacques Monod  - Autre (Voie générale)

Lycée Pothier  - Autre (Autres Classes préparatoires)

Ecole Nationale Supérieure D'électronique Et De Radioélectricité  - Autre

Bull Les Clayes Sous Bois (78)  - Ingénieur Conception Logique et Vérification FPGA (Technique)

• Développement en verilog de blocs excitateurs pour de la validation d'unités dans un environnement global de vérification. • Conception logique d'une unité sur cible FPGA Xilinx.

Bull  - Ingénieur Design Logique ASIC (Technique)

• Co-responsable du design logique et de la synthèse d'un sous-bloc d'un ASIC en technologie 180nm. • Co-responsable de la définition des contraintes de timings du circuit et utilisation des outils IBM d'analyse statique (Static Timing Analysis).

Bull  - Ingénieur Design Logique et Intégration ASIC (Technique)

• Participation au choix architecturaux d'un ASIC en technologie 90nm, gérant la cohérence mémoire de serveurs à base de processeurs Intel. • Reponsable du design logique de la couche physique du circuit, en étroite collaboration avec Avago Technologies pour l'intégration d'IP Intel (QPI) et de SerDes hauts débits (8Gb/s).

Bull  - Ingénieur Front-End ASIC (Technique)

• Responsable des spécifications et de l'implémentation du Design For Test d'un circuit intégré de 250 millions de transistors. • Utilisation de DFT Compiler et DFT Max de Synopsys pour l'insertion des scan chains (avec et sans compression). Intégration/implémentation des Logic et Memory BIST.

Bull  - Ingénieur Design Physique ASIC (Technique)

• Implémentation physique de deux sous-blocs d'un circuit intégré de 250 millions de transistors en technologie 90nm, du RTL au GDS2: floorplan, placement des standard cells, construction de l'arbre d'horloge, routage des signaux, analyse statique des signaux (STA). • Encadrement des designers physique pour le reste des unités du circuit.

Bull  - ASIC Physical Design Team Leader (Autre)

• Reponsable de l'équipe de design physique pour des ASIC en technologies 40nm et 28nm. • Les missions de l'équipe incluent le front-end (synthèse logique, Design For Test, contraintes et analyse statique des timings) et le back-end (implémentation physique, du RTL au GDS2) pour des ASIC de plusieurs centaines de millions de transistors.